Superschnelle DDR5-Speichermodule für kommende Server

Datenübertragungsraten von mehr als 66 Prozent pro Speicherkanal sollen DDR5-Speichermodule für Server bieten, die das koreanische Unternehmen SK Hynix in Zusammenarbeit mit Intel und Renesas entwickelt hat. Zum Einsatz kommen gängige DDR5-SDRAM-Speicherchips der Geschwindigkeitsklasse DDR5-4800. Verbunden auf dem für diese Chips registrierten DIMM (RDIMM) sollen Server insgesamt 38,4 GB Daten pro Sekunde (38,4 GB/s) liefern.

Dank eines Tricks namens Multiplexer Combined Ranks (MCR) bieten MCR-RDIMMs, die mindestens zwei höhere Datenübertragungsraten aufweisen, Speichercontroller, die auch die MCR-Technologie unterstützen. Ein zusätzlicher Puffer-/Multiplexer-Chip auf dem RDIMM verteilt den Zugriff auf jede der beiden Zeilen und sendet ihn dann mit einem höheren Signal über den Speicherkanal an den Speichercontroller.

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Laut SK Hynix erreicht der von Renesas entwickelte MCR-Puffer Signalübertragungsgeschwindigkeiten von bis zu 8 Gigatransfers pro Sekunde, entsprechend DDR5-8000 oder 64 GB/s auf dem Speicherkanal.

Im Allgemeinen setzt die MCR-Technologie das grundlegende „Prefetching“-Konzept fort, das seit vielen Jahren innerhalb von DDR-RAM verwendet wird: Viele Bänke (Bänke) arbeiten parallel auf einem SDRAM-Chip. Die I/O-Konverter in den SDRAMs übertragen diese Daten dann sequentiell über den Speicherkanal. Es funktioniert auch in die entgegengesetzte Richtung, wenn Daten in DRAM-Speicherzellen geschrieben werden.

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Bei Speichermodulen (zwei Speichermodule in einer Reihe von DIMMs) ist die Klassifizierung eine Gruppe von DRAM-Chips, die zusammen 64 Datenleitungen haben: z. Acht einzelne x8-Chips mit jeweils acht Leitungen oder vier 16 x4-Chips oder vier x16-Chips. . Auf JEDEC-kompatiblen RDIMMs sind nur x4- oder x8-Chips zulässig. ECC-RDIMMs für Server mit Fehlerkorrekturcodes zum Schutz vor Bitfehlern verfügen über zusätzliche DRAM-Chips. Bei DDR5-RDIMMs sind das zwei pro Klasse.

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Auch bei herkömmlichen DDR5-RDIMMs funktionieren einzelne Klassifizierungen weitgehend unabhängig voneinander, der Speichercontroller übernimmt die gewünschte Klassifizierung mit einem Chipselektor (CS#). Bei MCR-RDIMMs müssen das BIOS und der Speichercontroller die tatsächliche RAM-Adresse intelligent verteilen, sodass die Datenblöcke in mehreren Sequenzen verteilt werden. Dies liegt daran, dass die MCR-Technologie den aufeinanderfolgenden Zugriff auf das gleiche Ranking nicht beschleunigen kann.



Buffer on MCR-DIMM multiplext Datensignalleitungen aus zwei Reihen.

(Foto: SK Hynix)

Bei der Ankündigung der DDR5-MCR-RDIMMs gab SK Hynix keine Auskunft über die Leistung eines der Server von Intel, die MCR-Technologie unterstützen werden. Allerdings kündigte Intel für den 10. Januar 2023 die deutlich verzögerte Markteinführung des Xeon Scalable Processor Gen4 „Sapphire Rapids“ an. Diese Xeon SP-Version wird acht DDR5-RAM-Netzwerke ansteuern. Der konkurrierende AMD Epyc 9004 „Genoa“ hat dagegen zwölf.

Allerdings wird es den Xeon SP Gen4 auch als „Xeon Max“ mit High Speed ​​Memory (HBM) direkt im CPU-Gehäuse geben. HBM kann auch mit DDR5-RDIMMs arbeiten und als schneller Puffer (Cache) dienen. Stattdessen plant AMD einen Genoa-X mit gestapeltem L3-Cache.

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(Siv)

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